לוח אפשרויות קריירה - הדרך החכמה להייטק

הקמה והרצה של סביבות ווריפיקציה Random Besed Verification
שימוש במתודולוגיות System Verilog UVM משלב ההגדרה – Test Plan, דרך כתיבת Random Constraint ועד רמת Functional Coverage
תמיכה בסביבות ווריפיקציה קיימות (Legacy), בשפות VHDL / Verilog / System verilog
כתיבת סקריפטים ב-TCL ו – ב- PYTHON .